Der Auftragsfertiger
TSMC macht vorwärts mit neuen Produktionsprozessen, die Chips mit immer noch kleineren Strukturen ermöglichen – in absehbarer Zeit dürfte die Grenze des mit aktueller Technologie physikalisch Machbaren erreicht sein. Bis 2025 sind drei neue Fertigungsprozesse geplant. Als Erstes will TSMC noch dieses Jahr den 3-Nanometer-Prozess N3 lancieren, mit dem sich die Fläche pro Transistor um 70 Prozent reduzieren soll. Chips mit dieser Strukturbreite kommen aber wohl erst später in käuflichen Produkten zum Einsatz.
Apple, jeweils einer der ersten Kunden für neue TSMC-Prozesse, wird bei seiner nächsten SoC-Generation M2 und A16 noch auf ein 4-Nanometer-Verfahren setzen.
Auf N3 soll dann 2023 die Variante N3E folgen, mit der sich die Effizienz noch mehr erhöhen und die Ausbeute an wirklich funktionsfähigen Chips vergrössern soll - bei jeder Chip-Fertigung erfüllt ja ein guter Teil der Chips auf einem Wafer die Anforderungen nicht und fällt als Ausschuss oder weniger leistungsfähige Variante weg. Noch engere Strukturen sollen 2024 mit dem ersten 2-Nanometer-Prozess N2 möglich werden, allerdings erst in geringer Stückzahl. Mit der Marktreife in Produkten ist frühestens ab Anfang 2026 zu rechnen. Konkrete Details zur Transistordichte und Effizienz von N2 sind noch nicht bekannt.
(ubi)
